Virtex-7 H580T FPGA—賽靈思(Xilinx)將其稱作“全球首款異構(gòu)3D All Programmable產(chǎn)品”—日前正式發(fā)貨。通過采用賽靈思的堆疊硅片互聯(lián)(SSI)技術(shù)，Virtex-7 HT單芯片方案可提供最多達16個28 Gbps收發(fā)器和72個13.1 Gbps收發(fā)器，從而能夠滿足未來關鍵Nx100G和400G線路卡設計需求。

 

2010年10月，Xilinx高調(diào)宣布推出業(yè)界首項SSI技術(shù)。該公司全球高級副總裁兼亞太區(qū)執(zhí)行總裁湯立人強調(diào)說，之前曾有廠商試圖通過將兩個或多個FPGA進行邏輯互聯(lián)，創(chuàng)建出更大型的“虛擬FPGA”，最終實現(xiàn)復雜設計。但往往由于可用I/O數(shù)量有限，再加之FPGA間信號傳輸造成的時延限制性能，以及使用標準的器件I/O來創(chuàng)建多個FPGA之間的邏輯連接增加功耗等因素，這些努力都宣告失敗。而SSI技術(shù)的核心則來自于賽靈思專利的ASMBL架構(gòu)、微凸塊技術(shù)以及TSMC的硅通孔(TSV)技術(shù)。

 

2011年，賽靈思采用臺積電(TSMC)28nm HPL工藝，推出第一款采用SSI技術(shù)的商用FPGA產(chǎn)品Virtex-7 2000T，并將該技術(shù)命名為2.5D SSI。Virtex-7 2000T采用并排式芯片布局，將4個相同的、經(jīng)ASMBL架構(gòu)優(yōu)化的FPGA Slice并排排列在硅中介層上。Slice之間擁有超過10,000個過孔走線，時延僅為1納秒，然后再通過微凸塊將硅片連接至硅中介層。由于采用的是大量低延時、芯片間互連，并連接至球形柵格陣列，從而避免了垂直硅片堆疊方法出現(xiàn)的熱通量和設計工具流問題。

 

湯立人分析稱，推動賽靈思28Gbps收發(fā)器解決方案需求增長的主要動力來自于以下三個方面：

 

1、通信設備OEM廠商面臨著將設備密度翻番同時保持功耗不變、并降低成本的壓力。相對于CFP光學模塊而言，CFP2光學模塊可支持新一代100–400Gbps系統(tǒng)的設計，最大化面板帶寬密度，同時又不增加尺寸和功耗。

 

2、需要數(shù)據(jù)速率范圍在10Gbps到28Gbps之間的SEREDES，以支持更高帶寬。芯片到光學模塊、芯片到背板以及芯片間接口的抖動要求正變得極其嚴格，這也是賽靈思在開發(fā)Virtex-7 HT FPGA(包括Virtex-7 H290T和Virtex-7 H870T)時除功耗之外所關注的另一重點。

 

3、構(gòu)建400Gbps線路卡的客戶希望單芯片解決方案的輸入端具有16個28Gbps收發(fā)器連接到4個400Gbps CFP2光學模塊。有關系統(tǒng)還要求用48-72個10.3125Gbps收發(fā)器連接到多個數(shù)據(jù)速率為200Gbps或400Gbps的NPU或ASIC。除了提供帶有16個28Gbps收發(fā)器的Virtex-7 HT之外，賽靈思還為100Gbps、2 x 100Gbps應用提供帶4個或8個28Gbps收發(fā)器的器件。

 

之所以將此次推出的H580T稱之為“異構(gòu)(Heterogeneous)3D”產(chǎn)品，就是因為將3片28nm FPGA管芯(內(nèi)置72個13Gbps收發(fā)器)和16個40nm的28Gbps收發(fā)器(共2片，每片8個置于FPGA管芯陣列的兩側(cè))進行了堆疊互聯(lián)。據(jù)稱，與Virtex-7 H580T相比，以ASSP為基礎的解決方案還有一年多才會面世，而且需要5個器件來實現(xiàn)同等功能，此外功耗至少增加40%，成本增加50%。

 

內(nèi)含28 Gbps收發(fā)器的Virtex-7 HT可以用單個器件支持4個IEEE 100G變速機制(gearbox)，而且能在同一FPGA中集成先進調(diào)試功能、OTN、以太網(wǎng)MAC或Interlaken IP，無需獨立的gearbox和ASSP器件。這樣就能有效降低整體功耗和BOM成本，而且可為客戶提供不同的系統(tǒng)集成度，從而滿足他們在向CFP2光學模塊轉(zhuǎn)型時對空間、功耗和成本的要求。

 

采用SSI技術(shù)讓賽靈思不僅推出了基于TSMC 28nm高性能、低功耗工藝的大容量器件，而且還能通過大量收發(fā)器實現(xiàn)更高的系統(tǒng)性能。賽靈思方面強調(diào)說，如何有效升級網(wǎng)絡、如何應對數(shù)據(jù)用量的幾何級增長，對通信產(chǎn)業(yè)而言至關重要。這需要降低光學模塊的功耗、增加端口的傳輸密度，同時還要降低單位比特的成本。

 

FPGA和收發(fā)器分屬數(shù)字和模擬的不同工藝。湯立人認為，在當前CFP2以及未來CFP4光學模塊發(fā)展的推動下，Virtex-7 HT的異構(gòu)化架構(gòu)可以為核心FPGA和28 Gbps收發(fā)器芯片提供獨立的技術(shù)選項，從而避免浪費系統(tǒng)功耗和對計算任務毫無助益的高漏電晶體管對FPGA造成的負擔。在芯片上采用獨立于核心FPGA架構(gòu)的28 Gbps收發(fā)器，進一步實現(xiàn)了卓越的噪聲隔離功能，最佳的整體信號完整性和系統(tǒng)空間余量，并針對設計收斂和更快上市，大大提升了生產(chǎn)力。

 

異構(gòu)3D IC的推出對軟件開發(fā)環(huán)境提出了怎樣的挑戰(zhàn)？湯立人解釋說，盡管SSI技術(shù)使FPGA在容量方面取得了巨大的飛躍，但除了需要Vivado設計套件之外，并不會給客戶的設計方法帶來巨大影響。“這種架構(gòu)的關鍵特點之一就是我們能夠依照自然分區(qū)確立每個裸片的邊界，而這在傳統(tǒng)的單芯片F(xiàn)PGA架構(gòu)中通常要走長線。”他表示，“這就意味著我們不用在設計工具上花費很多精力以適應器件需要。同時，我們的客戶也不必對設計方法或流程進行重大調(diào)整。”

 

湯立人預計，一旦客戶啟用Vivado設計套件，就會立即體會到其相對于ISE的優(yōu)勢。他說，“與同類競爭工具相比，Vivado設計套件的運行時間可縮短4倍，能夠顯著提升用戶的設計生產(chǎn)力。同時該設計套件純熟地運用了多種業(yè)界標準，諸如 System Verilog、SDC（Synopsys 設計約束）、C/C++/System C、ARM AMBA AXI-4互聯(lián)、互動TCL(工具命令語言)腳本。Vivado 設計套件的其它突出優(yōu)勢包括為Vivado的眾多報告和設計視圖提供全面的交叉探測功能、預計將于2012年推出的高級圖形化IP集成功能、首款得到FPGA廠商全面支持的商用高層次綜合技術(shù)(C++到HDL綜合)。